ハイパフォーマンス・シミュレータ

Riviera-PRO は、システムレベル・ビヘイビアレベル、RTL、ゲートレベル、SDF をアノテートしたタイミングシムレーションといった全てのデザインステージで使用できるシミュレータです。リリースされて以来、数多くの環境で活用されています。

シミュレーション・フロー

VHDL、Verilog、SystemVerilog、SystemC、PSL、OVA そして EDIF で記述されたソースファイルをサポートしています。異なった言語で作成されたソースファイルであってもコンパイルしてライブラリを作成し、同一のワーキングライブラリに格納することができます。

The libraコンパイルされたライブラリはワーキングライブラリで一元管理されます。一度コンパイルしたライブラリは他のデザインでも再コンパイルすることなく使用可能な為、他のデザインで再利用するのに便利です。

シミュレータのイニシャライズを行うとシミュレータはデザイン階層を生成し、全てのオブジェクトの初期値を計算します。異なる言語で作成されたデザインであってもシングルカーネルによるシミュレーションテクノロジによって混在検証が可能です。

シミュレータのイニシャライズの後、シミュレーションを実行します。シミュレーションを終了した後に再実行する場合は、再度シミュレータのイニシャライズが必要です。

シミュレーション・パフォーマンス

シミュレーションの実行のために Riviera-PRO はプラットフォーム・アーキテクチャ (Sparc、x86、または AMD64) 向けのネイティブなオブジェクトコードを生成します。そのようなネイティブコンパイル方式によって最適なシミュレーションパフォーマンスが得られます。ネイティブコンパイル方式のシミュレータは、以前のインタープリタ方式のシミュレータに比べて非常に速く実行することができます

シミュレーション・パフォーマンスはユーザーが最適化オプションを選択することで設計のフェーズに合わせた設定をすることができます。最適化オプションによって、シミュレーション・パフォーマンスとデバッグ性とのトレードオフが可能です。デザインのデバッグ性があまり必要でないフェーズでは、最適化オプションを使用して、シミュレーション実行時間を短縮するオブジェクトコードを生成することができます。リグレッションテストなどではこの設定が有効です。

最適化オプションの設定は非常に簡単です。例えば、シミュレーションコマンドに単純な最適化オプションコマンドを加えるだけで Verilog タイミングシミュレーションを高速に実行する SLP エンジンを使用したシミュレーションが可能となります。ソースコードの再コンパイルは必要ありません。

SLP エンジンを使用することによって、Verilog ゲートレベル・タイミングシミュレーション実行時間を約4-6倍短縮することができます。 VITAL ライブラリを使用した VHDL タイミングシミュレーションでも最適化オプションによる速度向上を実現しています。

LRM 準拠

Riviera-PRO は VHDL と Verilog のシミュレーション結果が正確であることが設計現場で証明されています。 VHDL LRM 及び Verilog LRM に対して確実なシミュレーション結果をサポートしています。 SDF アノテーションと PLI/VHPI インターフェースもサポートしています。これによって、設計者は社内のプログラムなどを Riviera-PRO に接続することができます。詳細は、広範な言語サポートをご参照ください。

PLI/VHPI

Riviera-PRO は、 PLI および VHPI インターフェースをサポートしています。そのインターフェースによって、設計者は、デザイン中の信号のモニター、信号のフォース、デザイン階層のスキャンなどができます。サードパーティーのアプリケーション、例えば、メモリモデルなどを Riviera-PRO に接続して使用することもできます。また、社内で開発されたアプリケーションを接続することも可能です。