OVM/UVM サポート

プレスリリース	アルデック社、Riviera-PROでOVMおよびUVMをサポート		View
プレゼン資料	Building a SystemVerilog Testbench		View
プレゼン資料	OVM/UVM for FPGAs: The End of Burn and Churn		View
使用方法	Getting Started with OVM/UVM using Riviera-PRO		View
サポート製品	Riviera-PRO 製品概要		View
サポート製品	Riviera-PRO Download		Download

Open Verification Methodology (OVM) は、スティミュラス生成、データ収集および検証をコントロールするためのプロシージャのライブラリです。SystemVerilogとSystemCで利用できます。OVMによってトランザクションレベルの接続を利用して特定またはランダムなテストの実行とファンクショナルカバレッジの実行ができます。

Universal Verification Methodology (UVM) は、OVMとその競合であるVMMメソドロジとを統一するプロジェクトです。UVMによって再利用性の高いテストベンチ、検証コードの簡略化、品質・汎用性の高いIP (Intellectual Property) 向けの新しい市場の開拓等が期待されています。

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