Riviera-PRO
は、市場で最も多くの設計・検証言語をサポートしている製品です。Verilog-HDL, VHDL,
EDIF だけでなく、SystemC, SystemVerilog, OVA, PSL, SVA
をサポートしています。これらの言語は、シングルカーネルによって処理され、最高のパフォーマンスと使い易さを実現しています。 more >>
Riviera-PRO は VHDL, Verilog, EDIF 及びアサーション言語をコンパイルす
る為の独自のコンパイラを搭載しています。C/C++/SystemC のコンパイル
には GPL ライセンスで提供される gcc コンパイラを使用します。
(Windows 環境では、Visual C++ コンパイラもサポートしています。) more >>
Riviera-PRO には、ゲートレベル、タイミングシミュレーションを高速に実行するための
SLP
エンジンが組み込まれており、開発ステージのどの工程でご利用いただいても最高のパフォーマンスを提供します。more >>
Riviera-PRO は、Aldec
社独自のシミュレーション・データベースを採用しており、信号履歴保存ファイルの容量低減と高速な波形表示を実現しています。1GB
を超えるログファイルの波形表示もわずか数秒で行うことができます。 more >>
波形ウィンドウ、不定値の発生元をグラフィカルに追跡するための拡張データフローウィンドウ、コード、シグナル、コンディションブレークポイントの設定によるソースコードデバッグなどの多彩な機能によって、効率的なデザインのデバッグが可能です。
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スクリプトによるバッチモードでのリグレッションテスト処理なども容易に設定することができます。TCL
スクリプト言語をサポートしています。 more >>
C/C++ コードは、VHPI, PLI
インターフェースのジェネリック宣言により容易にシミュレータに接続することができます。C/C++
モデルの入出力値の観測と階層構造の表示が可能です。SystemC
は、ネイティブなサポートをしています。つまり、HDL
コードとのインターフェースを記述することなくシームレスにSystemC モデルとHDL
モデルを組み合わせたシミュレーションを実行することができます。 more >>
OVM/UVM サポート
Riviera-PROは、Cadence Design Systems Inc. と Mentor Graphics Corp. が共同策定したSystemVerilogベースの機能検証手法であるOVM
(Open Verification Methodology) およびAccelleraが策定を進めている UVM (Universal Verification Methodology)
をサポートしています。more >>
アサーション言語には、PSL, OVA, SystemVerilog Assertion
があり、Riviera-PRO
ではこの全てをサポートしています。アサーション実行状況を確認するアサーションビューワとカバレッジを検出するファンクショナル・カバレッジビューワを備えています。
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カバレッジ検証を行うことで、通常のシミュレーションで検出されなかった不具合による設計のやり直しのリスクを低減することができます。Riviera-PRO
にはコードカバレッジ、トグルカバレッジ、ブランチカバレッジ機能が搭載されています。コードカバレッジ、トグルカバレッジによって、実行されないコードの特定が可能です。ブランチカバレッジでは、条件分岐が実行されていない個所や期待しない値の変化をしている信号の検出が可能です。 more >>
エクスプレッション・カバレッジは、テストベンチでデザインがどれだけ実行
されたかについての重要な統計値を提供します。エクスプレッション・カバレッ
ジは、他のカバレッジ分析手法に比べてより詳細レベルの分析を行います。こ
の新しい手法によって Riviera-PRO は Verilog デザインを解析し、個々の論理の
可能な組み合わせからそれぞれの論理的な表現へどのインプットの組み合わせ
が実行されたかを分析します。 more >>
各 HDL ステートメントの CPU
実行時間を計測することができ、シミュレーション時間の低減のためあるいは回路のパフォーマンス向上のためにコードを修正すべきかどうかの指標となります。 more >>
PLI, VHPI
インターフェースによって様々なアプリケーションをシミュレーションカーネルに接続することができます。また、EDA
パートナー各社とのインターフェースをご用意しています。
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Riviera-PRO では 64bit OS をサポートしています。多くのメモリを必要とする大規模デザインを対象としています。
VHDL 及び Verilog リント機能はそれぞれのコンパイラと統合されており、コンパイル中に記述されたコードが正しいかどうかのチェックをすることができます。この機能は Riviera-PRO PRO でサポートされています。
新リントエンジン(ALINT) は、STARC策定のRTL設計スタイルガイドで定義されている設計ルールが実装されています。設計者は、記述したRTLコードがSTARCルールに則っているかどうか簡単にチェックできます。STARCルールはRiviera-PROのオプションとして提供します。
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Aldec 社はシンプリシティ社と共同でシミュレーションと論理合成での IP
暗号化の取り扱いに関する新しいメソドロジを導入します。このフローは最
近策定された Verilog 標準 IEEE Std 1364-2005 と VHDL 2006 標準と互換
性があります。この手法によって IP ベンダから顧客に安全な提供のため
に IP コアのどんなフラグメントでも容易に暗号化することができます。顧
客側では暗号化についてなんらのアクションを行う必要はありません。必要
な作 業は IP ベンダとツールベンダ側で行われます。Riviera-PRO のコンパイ
ラと Synplify はそのたび毎にソースを解読し、暗号化のセキュリティを危
うくする どのような痕跡も残しません。
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Riviera-PRO 製品概要
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