HES 製品概要

HES は、FPGAを搭載したハードウェアベースの検証環境です。ハードウェア・アクセラレーション、エミュレーション、ASIC プロトタイピングとして利用することができます。HES には、パテントを取得した独自のテクノロジによる Design Verification Manager (DVM) ソフトウェアが含まれており、自動パーティショニング、自動クロックコンバージョン、複数 FPGA 間への信号多重回路実装等の機能によって、大規模かつ複雑なデザインを FPGA へ容易に実装することができます。HES は、DVM の他に FPGA ボードおよび Riviera-PRO がパッケージされています。また、HES ではサードパーティー製汎用プロトタイピングボードをサポートしており、ハードウェア・アクセラレーション、エミュレーション用途として流用することができます。

製品ラインアップ機能比較表

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検証手法

ASIC デザインは付属の DVM ソフトウェアによって FPGA ボードへ自動実装されます。

ハードウェア・アクセラレーションでは、検証対象デザインの一部または全てをボード上の FPGA へ実装し、HDL シミュレータからテストベンチを供給して FPGA ボードへ入力を与えます。ModelSim™、NC-Sim™、Riviera-PRO™ または VCS™ といった HDL シミュレータのみで実行した場合に比べて 10倍から100倍の高速化を実現します。
さらに高速な検証を行うためにはエミュレーションモードを利用します。全ての検証対象デザインを FPGA ボードに実装し、実データ、テストベクタを HDL シミュレータを介さずに入力として実行します。HDL シミュレータのみでの実行に比べて100倍から1000倍の高速化が可能です。

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デバッグの効率化

上記検証手法により、検証対象デザインの実行を高速に行うことができるため、その分デバッグ作業に早く取りかかることができます。FPGA 内部信号は DVM 上で指定することにより波形フォーマットに保存することができます。そのため、HDL シミュレータから供給されるテストベンチ信号と共に指定した信号を HDL シミュレータ上で観測することができます。
指定した FPGA 内部信号は、一般的な HDL シミュレータの波形ウィンドウで表示することができるため、現在使用している環境でデバッグ作業を行うことができます。
論理合成できない HDL コードがある場合は、DVM のブラックボックス機能を利用します。ブラックボックスとして指定したブロックは、 DVM により自動的に FPGA 実装の対象から除外されます。論理合成できないブロックを FPGA に実装するためのモデル作成、作成したモデルの妥当性の確認といった作業は必要ないため、セットアップの時間を短縮し、より早くデバッグ作業に取りかかることができます。
DVM は Novas 社デバッグツールとの連携をサポートしています。Siloti で解析された最少の信号のみをダンプすることにより信号ダンプのオーバーヘッドを削減します。アクセラレーション、エミュレーション結果は、Siloti により復元され Verdi を利用したデバッグが可能です。

DVMから Siloti を起動し、後の全信号復元に必要な信号リストを抽出します。アクセラレーション、エミュレーション実行で収集された結果は、.FSDB ファイルに保存されます。その後は、通常通り Siloti/Veridi を使用したデバッグ作業に取りかかることができます。

HES を使用したハードウェアベース検証手法の容易なセットアップや高速化により従来の手法と比べていち早くデバッグ作業に取りかかることができます。

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HW/SW 協調検証

DVM は、プロセッサやメモリを含んだシステムレベルデザインを FPGA へ自動実装することができます。プロセッサやメモリは、4 MHz から 8 MHz という速度で動作可能であるため、設計の初期段階で高速な環境でのソフトウェア開発が可能です。

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プロトタイピング

DVM は、FPGA プロトタイピングボードへのデザインの実装を自動化します。プロトタイピング検証の問題点であるデバック性の低下に対しても独自の手法を提供しています。