 ALINT 製品概要
ALINT は、複雑な SoC デザインの開発を短縮するための包括的な RTL デザインチェッカーです。設計者は、デザインの初期段階で複雑な問題を解決することが出来ます。例えば、リセットやクロックに関わる問題に起因するバグ等を検出することが出来ます。STARC策定の「RTL設計スタイルガイド」に準拠したルールをサポートしており、HDL コードが論理合成に適しているかどうか、テスト性や再利用性等についてチェックを行うことができます。
ALINT は、下記の特長によって大規模 FPGA、ASIC のRTL コーディングをサポートします。
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Phase-Based Linting (PBL) メソドロジによって、リントチェックプロセス全体での生産性の向上と 最大限の効果を得ることができます。
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ALINT では、HDL コードのスタティックおよびダイナミック解析をサポートしています。多くのルールを正確にチェックするためには、RTL コードから推定される標準的なハードウェア要素を認識する能力に大きく依存します。ALINT は、論理合成エミュレーションエンジンを備えており、フリップフロップ、ラッチ、トライステート、マルチプレクサ、組み合わせ回路といったハードウェア要素を認識します。論理合成エミュレーションエンジンによって、論理合成に関するルールを正確にチェックします。論理合成ツール実行後でなければ分からない記述ミスや潜在バグ等を高速にチェックできるため、設計生産性の向上に大きく寄与します。
ALINT には、下記のルール・ライブラリが組み込まれています。
- STARC Verilog ルール・ライブラリ（RTL設計スタイルガVerilogHDL編 第2版準拠）
- STARC VHDL ルール・ライブラリ（RTL設計スタイルガイド VHDL編 初版準拠）
- RMM （Reuse Methodology Manual）Verilog/VHDL ルール・ライブラリ
- DO-254 Verilog/VHDL ルール・ライブラリ
- ALDEC Verilog/VHDL ルール・ライブラリ
実行前のセットアップに余計な手間をかけないために上記ルールをまとめたいくつかのポリシーを用意しています。デフォルト設定以外にも用意されたポリシーを指定するだけですぐに Lint チェックができます。
STARC ルール・ライブラリで検出された違反メッセージには RTL 設計スタイルガイドの該当する項目番号が記載されており、簡単に違反内容を書籍で参照することができます。
ALINT では、デフォルト設定のまま Lint チェックを行うことができますが、チェックに必要なルールを指定する場合は、ポリシー・エディタを使用します。GUI 上のドラッグ&ドロップ操作で簡単に選択できます。ルールはタブの切替で一覧、章別、ルールレベル別に表示できます。いくつかのルールは、ルール内容自体をカスタマイズすることもできます。ポリシー・ファイルを直接編集し、必要なルールを指定することもできます。
ALINT 実行により検出された全ての違反情報は AVDB と呼ばれるデータベースに保存できます。保存したデータベースから所望の違反項目をフィルタリングして表示することができます。特定のソースファイル、モジュール、インスタンス、ルール、ポリシー等についてのフィルタリングが可能です。また、2つの ASDB データベース比較機能も備えています。RTL コーディング直後の実行結果と修正後の実行結果を各々データベースに保存し、RTL 修正前後に違反情報がどのように変化したかを簡単に確認することができます。
バイオレーション・ビューワはAVDB データベースに保存された違反情報を表示する専用 GUI です。タブの切替により、サマリ、ファイル名別、モジュール別、ルールレベル別などの項目別にどのような違反情報が検出されたかを確認できます。違反情報を選択するとルール内容、違反内容を表示します。違反情報のダブルクリックにより該当する HDL コードを表示します。AVDB データベースから テキストファイル、CSV、HTML をエキスポートすることもできます。
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