Active-HDL 製品ラインアップ

下記の表は、Active-HDL 製品ラインアップ別機能比較表です。

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機能 製品ラインアップ
Desktop Master Designer Edition Plus Edition Expert Edition
デザイン管理
ザイン作成HDL 専用テキスト、ステートマシン、ブロックダイアグラムエディタ
言語テンプレート機能
デザイン階層表示
マクロ、Tcl/Tk、Perl スクリプトサポート
FPGA コンパイル済ライブラリ
グラフィック変換機能(Code2Graphics™)
スケマティックデザインのインポート、シンボルのインポート/エクスポート
言語サポート
単言語、混在言語選択 混在版のみ 混在版のみ
VHDL IEEE 1076 - 1987、1933、2002、2008
VerilogR HDL IEEE 1364 - 1995、2001、2005
Verilog インターフェース (PLI/VPI)
VHDL インターフェース (VHPI)
EDIF 2 0 0
インターフェース・ウィザード PLI/VPI/VHPI/DPI
SystemVerilog IEEE DPI
SystemC™ 2.2 IEEE 1666/OSCI 2.2/TLM 2.0 オプション
コード生成機能
IP コア生成機能
VHIP/PLI・VPI, SystemC トランザクタ、ファイルウィーザード
波形からのテストベンチ生成
FSM からのテストベンチ自動生成
デザイン管理
FPGA デザインフロー・マネージャ
バージョンコントロール・インターフェース
ワークスペース/デザインのアーカイブ機能
マルチデザイン・ワークスペース
シミュレーション
シミュレーション実行速度 基準 約3倍 Verilog:最大6倍
VHDL:最大4.5倍
シミュレーションモデルプロテクション
Verilog 2005 IEEE 暗号化
VHDL 2008 IEEE 暗号化
VCD, 拡張VCD サポート
バッチモードシミュレーション
プロファイラ機能 オプション
Verilog シミュレーション最適化
VHDL シミュレーション最適化
デバッグ機能
コードトレース
ブレークポイント設定
信号プロービング/アニメーション
メモリビューワ
FSM デバッグ
波形ウィンドウ(AWF+ASDB)
波形ウィンドウの複数表示
波形入力(Stimulator)
アサーション・デバッグ オプション オプション
波形比較機能
波形編集
ポストシミュレーションデバッグ機能
C/C++ デバッガ
Signal Agent
X トレース オプション
拡張データフローウィンドウ オプション
ASDB 高速波形ウィンドウ追加 オプション オプション
カバレッジ機能
ステートメント、ブランチ、エクスプレッション、コンディション、トグル・カバレッ オプション
ジ ファンクショナル・カバレッジ オプション オプション
VHDL パスカバレッジ()
Lint - デザインルールチェック
ALINT™ 基本ルールライブラリ オプション
STARCR Verilog または VHDL ルールライブラリ オプション
DO-254 Verilog または VHDL ルールライブラリ オプション
外部ツールインターフェース
Xilinx® SecureIP Support VHDL 向けオプション
Synopsys SmartModels®, SWIFT™ インターフェース オプション
SpringSoft® Verdi™ PSD インターフェース
協調検証
Simulink インターフェース
MATLAB インターフェース オプション
アサーション
PSL IEEE 1850、SystemVerilog IEEE 1800、OpenVera アサーション オプション オプション
ドキュメント作成支援
PDF/HTML/Bitmap 出力
拡張 PDF 出力(ベクターフォーマット) オプション
その他
図研 PCB インターフェース (CADSTAR、CR5000)
サーバーファーム オプション オプション
ライセンスタイプ
ノードロック
フローティング
年間ライセンス
永久ライセンス
サポート OS Microsoft® Windows® 7/Vista/XP/2003

Active-HDL は Aldec 社の商標です。その他全ての商標または登録商標は当該各社に帰属します。


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