 Active-HDL 製品概要
Active-HDL は、デジタル IC
設計・検証向けの統合開発環境です。設計者や設計チームに高性能でベンダに依存しない設計・検証環境を提供します。Active-HDL
はユーザーからの要望やフィードバックを取り入れて開発を行っており、生産性の向上と使い易さを実現しています。
Active-HDL は下記の特長によって大規模 FPGA と ASIC
デザインの設計・検証をサポートします。
グラフィカルエディタと HDL 専用テキストエディタを備えており、設計者はそれらを選択して
HDL
のコーディングを行うことができます。グラフィカルエディタとして、トップ階層でのブロック間の接続に有効なブロックダイアグラムエディタとコントロールブロックの作成に有効なステートマシンエディタが用意されています。テキストエディタは、HDL
コードの構造を解析して表示するアウトライン表示モードや HDL テンプレートなどの HDL
コーディングに有効な専用の機能を装備しています。 more >>
独自のシングルカーネルによるシミュレーションテクノロジによって、Verilog-HDL,
VHDL, SystemC 混在検証が可能です。最適化された HDL
コンパイラは、設定によってハイパフォーマンスモード、デバッグモードに応じたプロセッサネイティブコードを出力します。設計のフェースに応じたモードに切り替えてご使用いただけます。また、EDIF
ネットリストとVerilog-HDL/VHDL
との混在検証に対応しています。過去のスケマティックデザインと新規に開発する HDL
デザインとを組み合わせて検証することができます。Windows
ベースのシミュレータとして最高水準のパフォーマンスを誇っています。 more >>
アサーション言語には、PSL, OVA, SystemVerilog Assertion があり、Active-HDL ではこの全てをサポートしています。アサーション実行状況を確認するアサーションビューワとカバレッジを検出するファンクショナル・カバレッジビューワを備えています。 more >>
Active-HDL
には豊富なデバッグ機能、シミュレーション結果を視覚的に確認できる機能が搭載されています。信号値の変化は、波形ウィンドウ、リストウィンドウ、ウオッチウィンドウ、メモリウィンドウ、コールスタックウィンドウなどで確認することができます。デザイン作成で使用したブロックダイアグラム/ステートマシンエディタはデバッガとして利用することができます。波形比較機能や不定値の発生元をグラフィカルに追跡するための拡張データフローウィンドウなどによって使いやすいデバッグ環境を提供します。 more >>
The MathWorks 社 MATLAB/Simulink
との協調検証インターフェースによって、信号処理/DSP デザインの HDL
モデルと数値モデルとの混在検証が可能です。また、Celoxica 社 DK Design
Suite との協調検証インターフェースによって、Handel-C モデルと HDL/SystemC
モデルとの混在検証が可能です。その他、SWIFT インターフェース、Denali 社
Memory Model インターフェース、Novas 社 Debbusy
インターフェースを備えています。
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機能検証を容易に行う為に、テストベンチ生成機能を提供します。ターゲットデザインに対するテストベンチを波形エディタで作成した入力パターンやシミュレーション実行後に編集した入力パターンから生成することができます。ステートマシンエディタで作成されたデザイン向けのテストベンチも自動生成することができます。 more >>
Active-HDL
は、ワークスペースと呼ばれるプロジェクト内でデザインに関する全ての情報を一元管理します。デザインデータだけでなくコンパイルやシミュレーション時に生成されるログファイルについても自動的にプロジェクト内に保存されます。
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FPGA の開発においては全 FPGA
ベンダの開発ツールと3rdパーティー論理合成ツールをサポートしています。フローコントロール機能によって、Active-HDL
からそれらのツールの起動、デザインデータの受け渡し、オプション設定、ツールの実行を行うことができます。また、全ての
FPGA ベンダ用のコンパイル済 Verilog-HDL 及び VHDL
ライブラリを提供しています。 more >>
カバレッジ検証を行うことで、検出されなかった不具合による設計のやり直しのリスクを低減することができます。Active-HDL
にはコードカバレッジ、トグルカバレッジ、ブランチカバレッジ機能が搭載されています。コードカバレッジ、トグルカバレッジによって、実行されないコードの特定が可能です。ブランチカバレッジでは、条件分岐が実行されていない個所や期待しない値の変化をしている信号の検出が可能です。プロファイラ機能によって、
各 HDL
ステートメントの実行時間を計測することができ、シミュレーション時間の低減のためあるいは回路のパフォーマンス向上のためにコードを修正すべきかどうかの指標となります。 more >>
Active-HDL のプロジェクトを HTML、PDF に出力したり、HDL
コードをブラックダイアグラム/ステートマシンへ変換することができます。変換されたブロックダイアグラム/ステートマシンは
Word や Visio
などのアプリケーションにコピーして再編集することができる為、デザインのドキュメントとして必要な情報を付加したり体裁を簡単に整えることができます。 more >>
スケマティックデザインの有効活用やメンテなどが必要な場合に、Active-HDL の
EDIF
ネットリストフォーマットのサポートやスケマティックデザインのインポート機能が利用できます。Viewlogic
や Active-CAD/Xilinx Foundation
で作成されたプロジェクトをインポートし、ブロックダイアグラムへ変換することができます。 more >>
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