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Active-HDL は、1997年にリリースされて以来、世界で10,000人以上のエレクトロニクス設計者によって使用されています。これだけ多くの設計者に広まった理由は、その使い易さと性能の良さです。Active-HDL には、グラフィカルデザイン作成機能、波形エディタによるテストパターン生成機能、VHDL、Verilog、SystemVerilog、EDIF 混在対応の高速シミュレーションエンジン、多彩なデバッグ機能が搭載されており、フロントエンド設計・検証での設計生産性向上を手助けします。FPGA 設計者や大規模デザイン作成の初期段階で検証とデバッグの繰り返し作業をインタラクティブに行いたい設計者にお勧めです。
Riviera-PRO は、大規模デザイン向けの検証ツールとして開発されています。Riviera-PRO では数十ギガのメモリが実装可能な64ビット環境をサポートしており、超大規模なデザインにも対応可能です。VHDL、Verilog、EDIF 混在の高速シミュレーションとアサーション言語(OVA,PSL,SVA)、SystemVerilog 及び SystemC をサポートしており、大規模デザインを行う設計チームにとって最良の選択肢となります。Windows, Linux, Sun Solaris 上で動作し、 大規模シミュレーションファーム用のラインアップも用意されています。
ALINT は、複雑な SoC デザインの開発を短縮するための包括的な RTL デザインチェッカーです。設計者は、デザインの初期段階で複雑な問題を解決することが出来ます。例えば、リセットやクロックに関わる問題に起因するバグ等を検出することが出来ます。ALINT は、STARC策定の「RTL設計スタイルガイド VerilogHDL編 第二版」に準拠したルールをサポートしています。ルールの中から独自のルールセットやポリシーを作成することができます。また、チェック結果をデータベースに保存し、所望の結果をフィルタリングして取り出す機能や、２つのデータベースの内容比較機能も備えています。
ソフトウェアでのシミュレーションに非常に多くの時間がかかっている場合、ハードウェアアクセラレータが一つのソリューションとなります。HES は、FPGA 搭載ハードウェアボードを使用した高速検証環境です。デザインの全体または一部をハードウェアボードに実装し、ソフトウェアシミュレータ単体での検証に比べて最大100倍の高速化を実現します。パテントを取得した独自のテクノロジにより、ASIC デザインをハードウェアボード上の FPGA へ自動実装します。HES は、HDL シミュレータ、1200万ゲート実装可能なハードウェアボード及びセットアップとプロジェクト管理を行う Design Verification Manager という３つのコンポーネントから構成されています。
Aldec 社のサーバーファームマネジャー(SFM)は、Web ベースのリグレッ ション・オートメーション・ソリューションです。SFM は、シミュレーショ ンのスケジューリング、実行、結果解析そして数十から数千のパラレル・ シミュレーションのレポートを自動化します。また、SFM は、コンピュー タ資源の最大限利用し、期待値との自動照合、失敗したテストケースへのインターネット経由でのアクセス、検証の進捗状況レポートによって検証プロセスを最適化します。SFM によって、導入されているシミュレーショ ンライセンスと32ビット、64ビットのマルチCPU サーバー、ワークステー ションを含むコンピュータ資源を最大限活用することができます。
USB インターフェース、シリアルI/O、FIRフィルターといった標準的なコンポーネントコアを使用することで、大規模デザインの作成をより容易に行うことができます。これらのコンポーネントは実際のデザインに組み込まれて使用されており、自社で一から開発するよりもコスト削減にもつながります。
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