アルデック社、ALINT 2008.10 をリリース VHDL/Verilog 混在チェックをサポート

Henderson, Nevada - 2008年12月8日 - 混在言語の検証および ASIC、FPGA デバイス向け先端設計ツールのパイオニアである Aldec, Inc. (以下 アルデック社) は本日、ALINT 2008.10 をリリースしたことを発表します。新バージョンでは、VHDL と Verilog が混在した HDL ファイルのチェックが可能となりました。ALINT によって、デザインサイクルの初期段階で HDL 記述が命名規則、階層設計、記述の整合性といったルールに従っているかどうかをチェックすることができます。ALINT 2008.10 では、VHDL チェック機能の追加に加え、チェック対象ルールの設定、チェック結果表示等に関する機能拡張が行われています。

サポート・ルール

ALINT 2008.10 では、（株）半導体理工学研究センターの RTL 設計スタイルガイド VerilogHDL編 第2版および VHDL 編 初版に準拠した LINT チェックが実行できます。また、アルデック社が策定したルールも追加されました。VHDL と Verilog のルールを適用すると VHDL/Verilog 混在デザインのチェックができます。

適用ルールの設定

ALINT 2008.10 では、定義済みのポリシーを何種類か用意していますが、ユーザ定義のポリシーも作成できるよう各種ウィンドウが追加されています。サポートされているルールの一覧表示、各ルールのルール番号、レベル、タイトル、ルール内容は、RTL 設計スタイルガイドに準拠しており、内容を確認しながら、GUI 上のドラッグ&ドロップ操作で設定できます。ルール内容のカスタマイズを行うこともできます。

バイオレーション・ビューワ

ALINT 2008.10でチェックされた違反情報は、バイオレーション・ビューワで分析します。バイオレーション・ビューワに表示された違反情報をダブルクリックすると内蔵の HDL テキストエディタが開き、違反情報に該当する箇所を表示します。違反情報は、テキストファイル、HTML、CSV にエキスポートする機能が追加されました。任意のテキストエディタを設定し、違反情報のダブルクリックで起動することもできます。

アンケート・キャンペーン

日本国内のお客様から ALINT に関するご要望を頂くためにアンケート・キャンペーンを実施しています。アンケートにお答え頂いた方には、2009年3月31日まで ALINT を特別キャンペーン価格にてご提供します。また、抽選で RTL 設計スタイルガイド VerilogHDL編 第2版または VHDL 編 初版をプレゼントいたします。

供給について

ALINT 2008.10 は、アルデック社および各国の販売代理店より供給されています。日本国内の販売およびサポートについては、アルデック・ジャパン株式会社が行います。

アルデック社について

EDA ツールベンダとして23年の歴史を持つアルデック社は、コストパフォーマンスの高い製品を政府機関、航空宇宙産業、通信機器産業、自動車産業、産業機器メーカーなどの顧客に提供しています。パテントを取得したテクノロジによるグラフィカルデザインエントリ、HDL シミュレータ、Lint チェッカ、ハードウェアアクセラレータ/エミュレータ、IP コア、DO-254 検証ソリューション、エンジニアリングコンサルティングといった製品やサービスを提供しています。アルデック社の経営方針は、継続的なキーテクノロジの革新、製品の品質向上、さらに顧客満足を基盤としています。アルデック社および各製品の詳細情報は、http://www.aldec.co.jp/ をご覧ください。

ALINT および Aldec はアルデック社の商標です。その他全ての商標または登録商標は当該各社に帰属します。

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