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Active-HDL 7.2 Student Edition
アルデックは、製品版 Active-HDL をベースにした Active-HDL Student Edition を無償にて提供しています。この Student Edition は VHDL、Verilog、SystemC の学習に最適なツールです。学生だけでなくどなたでもご利用いただけます。
Active-HDL Student Edition は、ローディングできるデザイン規模やシミュレーションの速度に制限を加えていますが、VHDL、Verilog、SystemC のコーディング、シミュレーションを学習する為に十分な機能を備えています。3rd パーティーのFPGA 用論理合成、配置配線ツールをプラグインし、Student Edition から実行する機能も備えている為、FPGA 設計の一連のフローを習得することができます。Student Edition に対する技術サポートは提供しておりませんので、ご了承ください。
特長:
- VHDL、 Verilog、SystemC 混在シミュレーション
- HDL 専用テキストエディタ
- ブロックダイアグラムエディタ
- ステートマシンエディタ
- SystemC VHDL/Verilog ダイレクト・インターフェース
- SystemC トランザクション・ウィザード
- C コンパイラの提供
- The Mathworks 社 Matlab™/Simulink™ インターフェース
- IP コアジェネレータ
- プロジェクトの HTML 出力機能
- TCL/TK スクリプトサポート
- インタラクティブ VHDL or Verilog チュートリアル
Design Wave Magazine 2008年2月号サンプル回路
第3章「SystemC テストベンチによる検証を体験する」用サンプル回路： Serial_Reciever.zip (16KB)
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