概要	HDLのデザイン品質や再利用性を高めたい方を対象に、STARCルールを用いたコーディング・チェックの概要と解析／修正方法を解説し、設計ルール適応のノウハウを学ぶことができます。
開催日時	2012年5月30日（水）13:30-17:00 2012年6月27日（水）13:30-17:00
開催場所	アルデック・ジャパン株式会社
アジェンダ	デザイン・ルール・チェックとは？ デザイン・ルールの種類 リント・ツールの基礎となるテクノロジ 合成エンジン パターン・マッチング クロックとリセットの抽出 クロック・ドメインの抽出 ライブラリのサポート どのような問題が発見されるか？ RTLと論理合成後のシミュレーションの 結果が不一致 論理合成でラッチを推論 スキャンテストで問題となる回路 クロック・ドメイン間の回路 命名規則 条件分岐の完全性
参加対象	HDLを使用した設計および検証を行っているデジタル回路の設計者
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